To measure the area, power and crit

To measure the area, power and critical path delay, we implemented the RTL of EIE in Verilog. The RTL is verified against the cycle-accurate simulator. Then we synthesized EIE using the Synopsys Design Compiler (DC) under the TSMC 45nm GP standard VT library with worst case PVT corner. We placed and routed the PE using the Synopsys IC compiler (ICC). We used Cacti [25] to get SRAM area and

結果 (繁體中文) 1:

為了測量面積，功耗和關鍵路徑延遲，我們實施EIE中的Verilog RTL的。的RTL是針對週期精確模擬器VERI音響編輯。然後，我們合成EIE最壞情況PVT角台積電45納米工藝標準的VT庫下使用Synopsys設計編譯器（DC）。我們放置和使用Synopsys的IC編譯器（ICC）路由的PE。我們用仙人掌[25]獲得SRAM區和

結果 (繁體中文) 2:

為了測量區域、電源和關鍵路徑延遲，我們在 Verilog 中實現了 EIE 的 RTL。根據迴圈精度模擬器驗證 RTL。然後，我們使用在 TSMC 45nm GP 標準 VT 庫下的 Synopsys 設計編譯器 （DC） 合成 EIE，其最佳情況下 PVT 角。我們使用 Synopsys IC 編譯器 （ICC） 放置和路由 PE。我們使用仙人掌 [25] 得到 SRAM 區域和

結果 (繁體中文) 3:

為了量測面積、功率和關鍵路徑延遲，我們在Verilog中實現了EIE的RTL。RTL是根據迴圈精度模擬器驗證的。然後在TSMC 45nm GP標準VT庫下，利用Synopsys設計編譯器（DC）對最壞情况下的PVT角進行EIE合成。我們使用Synopsys IC編譯器（ICC）放置和路由PE。我們用仙人掌[25]獲得SRAM區域