Figure 5 shows the layout (after pl

Figure 5 shows the layout (after place-and-route) of an EIE processing element. The power/area breakdown is shown in Table II. We brought the critical path delay down to 1.15ns by introducing 4 pipeline stages to update one activation: codebook lookup and address accumulation (in parallel), output activation read and input activation multiply (in parallel), shift and add, and output activation write. Activation read and write access a local register and activation bypassing is employed to avoid a pipeline hazard. Using 64 PEs running at 800MHz yields a performance of 102 GOP/s. Considering 10× weight sparsity and 3× activation sparsity, this requires a dense DNN accelerator 3TOP/s to have equivalent application throughput.

結果 (繁體中文) 1:

圖5示出EIE處理元件的佈局（佈局和路由之後）。的功率/面積細目示於表II。我們帶來的關鍵路徑延遲下降到1.15ns通過引入4流水線階段以更新一個激活：碼本的查找和地址累積（並行），輸出激活讀出並輸入激活乘法（並行），移位和加法，和輸出寫激活。激活讀取和寫入訪問採用本地寄存器和激活旁路以避免流水線相關危險。使用64個PE為800MHz運行產生102 GOP的性能/秒。考慮10×重量稀疏性和3×激活稀疏性，這需要緻密DNN加速器3TOP / s到具有等效應用吞吐量。

結果 (繁體中文) 2:

yang mengalami preeklampía

結果 (繁體中文) 3:

圖5顯示了EIE處理元素的佈局（在place和route之後）。功率/面積分解如錶二所示。我們通過引入4個流水線階段來更新一個啟動，將關鍵路徑延遲降低到1.15ns：碼本查找和地址累積（並行）、輸出啟動讀取和輸入啟動乘法（並行）、移位和加法以及輸出啟動寫入。啟動讀寫訪問使用本地寄存器和啟動旁路來避免筦道危險。在800MHz下使用64個PEs產生102個GOP/s的效能。考慮到10倍的重量稀疏性和3倍的啟動稀疏性，這要求密集DNN加速器3TOP/s具有等效的應用輸送量。