To measure the area, power and crit

To measure the area, power and critical path delay, we implemented the RTL of EIE in Verilog. The RTL is verified against the cycle-accurate simulator. Then we synthesized EIE using the Synopsys Design Compiler (DC) under the TSMC 45nm GP standard VT library with worst case PVT corner. We placed and routed the PE using the Synopsys IC compiler (ICC). We used Cacti [25] to get SRAM area and energy numbers. We annotated the toggle rate from the RTL simulation to the gate-level netlist, which was dumped to switching activity interchange format (SAIF), and estimated the power using Prime-Time PX.

結果 (繁體中文) 1:

為了測量面積，功耗和關鍵路徑延遲，我們實施EIE中的Verilog RTL的。的RTL是針對週期精確模擬器VERI音響編輯。然後，我們合成EIE最壞情況PVT角台積電45納米工藝標準的VT庫下使用Synopsys設計編譯器（DC）。我們放置和使用Synopsys的IC編譯器（ICC）路由的PE。我們用仙人掌[25]獲得SRAM領域和能源數量。我們註釋從RTL仿真到門級網表，這是轉儲到交換活動交換格式（SAIF），並估計使用的黃金時段PX電源切換速度。

結果 (繁體中文) 2:

作為繁殖鄰居

結果 (繁體中文) 3:

為了量測面積、功率和關鍵路徑延遲，我們在Verilog中實現了EIE的RTL。RTL是根據迴圈精度模擬器驗證的。然後在TSMC 45nm GP標準VT庫下，利用Synopsys設計編譯器（DC）對最壞情况下的PVT角進行EIE合成。我們使用Synopsys IC編譯器（ICC）放置和路由PE。我們用仙人掌[25]來計算SRAM的面積和能量。我們將RTL類比到門級網表（gate-level netlist）的切換速率注釋為交換活動交換格式（SAIF），並使用黃金時間PX估計功率。